<div dir="ltr">Thank you. Added lines from Makefile and it worked. <br></div><div class="gmail_extra"><br><div class="gmail_quote">On Thu, Sep 28, 2017 at 4:58 PM, Nicolas Cuervo <span dir="ltr"><<a href="mailto:nicolas.cuervo@ettus.com" target="_blank">nicolas.cuervo@ettus.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr">Hello John,<div><br></div><div>the testbench for the siggen is located at uhd-fpga/usrp3/lib/sim/rfnoc/<wbr>noc_block_siggen/. It might be worth to try to add the cordic as it is being done there <a href="https://github.com/EttusResearch/fpga/blob/rfnoc-devel/usrp3/lib/sim/rfnoc/noc_block_siggen/Makefile#L23" target="_blank">https://github.com/<wbr>EttusResearch/fpga/blob/rfnoc-<wbr>devel/usrp3/lib/sim/rfnoc/noc_<wbr>block_siggen/Makefile#L23</a></div><span class="HOEnZb"><font color="#888888"><div><br></div><div>-N</div></font></span></div><div class="HOEnZb"><div class="h5"><div class="gmail_extra"><br><div class="gmail_quote">On Fri, Sep 29, 2017 at 12:12 AM, John Medrano <span dir="ltr"><<a href="mailto:john.d.medrano@gmail.com" target="_blank">john.d.medrano@gmail.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr"><div><div><div><div>Hello,<br><br></div>We could not find a test bench for the SIGGEN. <br><br></div>We did modify Makefile in testbench directory to add <span class="m_6280150133854967280m_-6883556404021030077gmail-pl-smi">LIB_IP_DIR</span> = <span class="m_6280150133854967280m_-6883556404021030077gmail-pl-s">$(<span class="m_6280150133854967280m_-6883556404021030077gmail-pl-smi">BASE_DIR</span>)</span>/../lib/ip<br><br></div>When try to build testbench we got the same error. <br><br></div>Thank you<br></div><div class="m_6280150133854967280HOEnZb"><div class="m_6280150133854967280h5"><div class="gmail_extra"><br><div class="gmail_quote">On Thu, Sep 28, 2017 at 8:06 AM, Nicolas Cuervo <span dir="ltr"><<a href="mailto:nicolas.cuervo@ettus.com" target="_blank">nicolas.cuervo@ettus.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr">Hello John,<div><br></div><div>did you base the Makefile in your OOT siggen on the Makefile of the noc_block_siggen as well?</div><div><br></div><div>Regards,</div><div>- Nicolas</div></div><div class="m_6280150133854967280m_-6883556404021030077HOEnZb"><div class="m_6280150133854967280m_-6883556404021030077h5"><div class="gmail_extra"><br><div class="gmail_quote">On Thu, Sep 28, 2017 at 12:32 AM, Tom Bereknyei via USRP-users <span dir="ltr"><<a href="mailto:usrp-users@lists.ettus.com" target="_blank">usrp-users@lists.ettus.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">John, will this be open source? We are also looking at modifying the SIGGEN to add functionality. From the name it seems you are transmitting on two channels. We would need more, but the concept seems similar. <br><div class="gmail_quote"><div><div class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203h5"><div dir="ltr">On Wed, Sep 27, 2017 at 18:10 John Medrano via USRP-users <<a href="mailto:usrp-users@lists.ettus.com" target="_blank">usrp-users@lists.ettus.com</a>> wrote:<br></div></div></div><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div><div class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203h5"><div dir="ltr"><div><div><div>Hello,<br><br></div>We have modified sig_gen module to create an OOT module and we are attempting to build image. But we receive an error while trying to build the test bench. <br><br></div>sig_gen relies on modules cadd, cordic_rotater, and axi_clip_complex. As seen below, it is unable to find these modules while building test bench. <br><br></div><div>These files all exist with FPGA_SOURCE and are part of the original sig_gen module. <br></div><div><br></div><div>Please advise.<br></div><div><br></div>INFO: [VRFC 10-311] analyzing module glbl<br>INFO: [USF-XSim-3] XSim::Elaborate design<br>INFO: [USF-XSim-61] Executing 'ELABORATE' step in '/home/joseavila/Documents/gnu<wbr>radio_source/rfnoc-siggen2ch/r<wbr>fnoc/testbenches/noc_block_two<wbr>channelsiggen_tb/xsim_proj/xsi<wbr>m_proj.sim/sim_1/behav'<br>Vivado Simulator 2015.4<br>Copyright 1986-1999, 2001-2015 Xilinx, Inc. All Rights Reserved.<br>Running: /opt/Xilinx/Vivado/2015.4/bin/<wbr>unwrapped/lnx64.o/xelab -wto b9f75645c2494d95a76a86ec25333d<wbr>dc --debug all --relax --mt 8 -d WORKING_DIR=/home/joseavila/Do<wbr>cuments/gnuradio_source/rfnoc-<wbr>siggen2ch/rfnoc/testbenches/no<wbr>c_block_twochannelsiggen_tb -L work -L unisims_ver -L unimacro_ver -L secureip --snapshot noc_block_twochannelsiggen_tb_<wbr>behav work.noc_block_twochannelsigge<wbr>n_tb work.glbl -log elaborate.log -timescale 1ns/1ns <br>Using 8 slave threads.<br>Starting static elaboration<br>ERROR: [VRFC 10-2063] Module <cordic_rotator> not found while processing module instance <cordic_inst> [/usr/src/gnuradio_source/fpga<wbr>/usrp3/lib/rfnoc/sine_tone.v:6<wbr>3]<br>ERROR: [VRFC 10-2063] Module <cadd> not found while processing module instance <complexadd_sines> [/home/joseavila/Documents/gnu<wbr>radio_source/rfnoc-siggen2ch/r<wbr>fnoc/fpga-src/noc_block_twocha<wbr>nnelsiggen.v:255]<br>ERROR: [VRFC 10-2063] Module <axi_clip_complex> not found while processing module instance <clip_sinesum> [/home/joseavila/Documents/gnu<wbr>radio_source/rfnoc-siggen2ch/r<wbr>fnoc/fpga-src/noc_block_twocha<wbr>nnelsiggen.v:265]<br>ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.<br>INFO: [USF-XSim-99] Step results log file:'/home/joseavila/Document<wbr>s/gnuradio_source/rfnoc-siggen<wbr>2ch/rfnoc/testbenches/noc_bloc<wbr>k_twochannelsiggen_tb/xsim_<wbr>proj/xsim_proj.sim/sim_1/behav<wbr>/elaborate.log'<br>ERROR: [USF-XSim-62] 'elaborate' step failed with error(s). Please check the Tcl console output or '/home/joseavila/Documents/gnu<wbr>radio_source/rfnoc-siggen2ch/r<wbr>fnoc/testbenches/noc_block_two<wbr>channelsiggen_tb/xsim_proj/xsi<wbr>m_proj.sim/sim_1/behav/elabora<wbr>te.log' file for more information.<br># if [string equal $vivado_mode "batch"] {<br>#     puts "BUILDER: Closing project"<br>#     close_project<br># } else {<br>#     puts "BUILDER: In GUI mode. Leaving project open."<br># }<br>BUILDER: Closing project<br>****** Webtalk v2015.4 (64-bit)<br>  **** SW Build 1412921 on Wed Nov 18 09:44:32 MST 2015<br>  **** IP Build 1412160 on Tue Nov 17 13:47:24 MST 2015<br>    ** Copyright 1986-2015 Xilinx, Inc. All Rights Reserved.<br><br>source /home/joseavila/Documents/gnur<wbr>adio_source/rfnoc-siggen2ch/rf<wbr>noc/testbenches/noc_block_twoc<wbr>hannelsiggen_tb/xsim_proj/xsim<wbr>_proj.hw/webtalk/labtool_webta<wbr>lk.tcl -notrace<br>INFO: [Common 17-206] Exiting Webtalk at Wed Sep 27 15:09:04 2017...<br>INFO: [Common 17-206] Exiting Vivado at Wed Sep 27 15:09:04 2017...<br>Built target noc_block_twochannelsiggen_tb<br><br></div></div></div>
______________________________<wbr>_________________<br>
USRP-users mailing list<br>
<a href="mailto:USRP-users@lists.ettus.com" target="_blank">USRP-users@lists.ettus.com</a><br>
<a href="http://lists.ettus.com/mailman/listinfo/usrp-users_lists.ettus.com" rel="noreferrer" target="_blank">http://lists.ettus.com/mailman<wbr>/listinfo/usrp-users_lists.ett<wbr>us.com</a><span class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203HOEnZb"><font color="#888888"><br>
</font></span></blockquote></div><span class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203HOEnZb"><font color="#888888"><div dir="ltr">-- <br></div><div class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_signature" data-smartmail="gmail_signature"><div dir="ltr"><div class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" style="color:rgb(117,117,117);font-family:"helvetica neue",helvetica,arial,sans-serif"><span class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" style="color:rgb(33,33,33)">Maj Tom Bereknyei<span class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-inbox-m_-8513290024412512764inbox-inbox-Apple-converted-space m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg"> </span></span><br class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" style="color:rgb(33,33,33)"><span class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" style="color:rgb(33,33,33)">Defense Digital Service</span><br class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" style="color:rgb(33,33,33)"><span class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" style="color:rgb(33,33,33)"><a href="mailto:tom@dds.mil" class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" target="_blank">tom@dds.mil</a></span></div><div class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" style="color:rgb(117,117,117);font-family:"helvetica neue",helvetica,arial,sans-serif"><span class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" style="color:rgb(33,33,33)"><a href="tel:%28571%29%20225-1630" value="+15712251630" class="m_6280150133854967280m_-6883556404021030077m_4646045412696231203m_-7798663107228986920gmail_msg" target="_blank">(571) 225-1630</a>‬</span></div></div></div>
</font></span><br>______________________________<wbr>_________________<br>
USRP-users mailing list<br>
<a href="mailto:USRP-users@lists.ettus.com" target="_blank">USRP-users@lists.ettus.com</a><br>
<a href="http://lists.ettus.com/mailman/listinfo/usrp-users_lists.ettus.com" rel="noreferrer" target="_blank">http://lists.ettus.com/mailman<wbr>/listinfo/usrp-users_lists.ett<wbr>us.com</a><br>
<br></blockquote></div><br></div>
</div></div></blockquote></div><br></div>
</div></div></blockquote></div><br></div>
</div></div></blockquote></div><br></div>