<div dir="ltr">Hi Michael,<div><br></div><div>You are correct. I bumped the version and pushed it. Thanks for reporting this!</div><div><br></div><div><br></div><div><br></div><div>Jonathon</div></div><div class="gmail_extra"><br><div class="gmail_quote">On Fri, Oct 2, 2015 at 4:50 AM, Michael Wentz via USRP-users <span dir="ltr"><<a href="mailto:usrp-users@lists.ettus.com" target="_blank">usrp-users@lists.ettus.com</a>></span> wrote:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr"><span style="font-size:12.8px">From the announcement in September it seemed like rfnoc-devel has been updated to Vivado 2015.2, so I just upgraded. Now I am having difficulty making E310_RFNOC from scratch (it worked fine under 2014.4). The problem seems to be related to the divide_int16_int32 IP. Relevant error messages from the log are below. </span><div style="font-size:12.8px"><br></div><div style="font-size:12.8px">Seems like these errors occur when IP has been generated with an older version of Vivado. The file usrp3/lib/ip/divide_int16_int32.xci indicates it was made with 2014.4 - does it still need to be updated to 2015.2? If not, any suggestions to get this working?</div><div style="font-size:12.8px"><br></div><div style="font-size:12.8px"><div>Thanks,</div><div>Michael</div><div><br></div><div>- - - - - - - - - -</div><div><br></div><div><div>WARNING: [IP_Flow 19-3664] IP 'divide_int16_int32' generated file not found '/usrp3/top/e300/build-ip/xc7z020clg484-1/divide_int16_int32/divide_int16_int32_funcsim.vhdl'. Please regenerate to continue.</div><div><br></div><div>WARNING: [IP_Flow 19-2162] IP 'divide_int16_int32' is locked:</div><div>* IP definition 'Divider Generator (5.1)' for IP 'divide_int16_int32' has a different revision in the IP Catalog.</div><div>Please select 'Report IP Status' from the 'Tools/Report' menu or run Tcl command 'report_ip_status' for more information.</div><div>Attempting to get a license for feature 'Synthesis' and/or device 'xc7z020'</div><div><br></div><div>3 Infos, 2 Warnings, 0 Critical Warnings and 1 Errors encountered.</div><div>synth_design failed</div><div>ERROR: [Designutils 20-414] HRTInvokeSpec : No Verilog or VHDL sources specified</div><div>ERROR: [Common 17-53] User Exception: No open design. Please open an elaborated, synthesized or implemented design before executing this command.</div><div>ERROR: [Vivado 12-398] No designs are open</div><div>INFO: [Vivado 12-3435] The given sub-design is up-to-date, no action was taken.  If a regeneration is desired, use the '-force' option: /usrp3/top/e300/build-ip/xc7z020clg484-1/divide_int32/divide_int32.xci</div><div><br></div><div>ERROR: [Runs 36-335] '/usrp3/top/e300/build-ip/xc7z020clg484-1/divide_int16_int32/divide_int16_int32.dcp' is not a valid design checkpoint</div></div></div></div>
<br>_______________________________________________<br>
USRP-users mailing list<br>
<a href="mailto:USRP-users@lists.ettus.com">USRP-users@lists.ettus.com</a><br>
<a href="http://lists.ettus.com/mailman/listinfo/usrp-users_lists.ettus.com" rel="noreferrer" target="_blank">http://lists.ettus.com/mailman/listinfo/usrp-users_lists.ettus.com</a><br>
<br></blockquote></div><br></div>